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华雄日报：8/29
发布时间： 2022/8/29 9:30:57 | 161 次阅读
芯片制造商正在为架构、材料和晶体管和互连等基本结构的根本变化做准备。zui终结果将是更多的制程步骤、每个步骤的复杂性增加以及整体成本的上升。
在先进工艺制造方面，finFET 将在 3nm（30 埃）节点之后的某个地方丧失动力，仍在这些节点上工作的三个代工厂——台积电、三星和英特尔，以及行业研究机构 imec——正在寻找某种形式的全栅极晶体管作为下一个晶体管结构，以便更严格地控制栅极泄漏.
此后，这种方法可能至少适用于更多节点，并且可能会随着 forksheet FETs的推出而进一步发挥作用，这是 imec 开发的中间步骤。（见图 1）然而，这些公司中的每一个都使用不同的命名约定、时间线和技术组合，因此很难确定哪家公司在任何特定时刻拥有技术ling先地位。
图 1：N 型和 P 型forksheet FET 对（左）和堆叠纳米片 FET（右）。资料来源：imec
“回顾过去，我们从双极器件开始，然后转向平面 CMOS 和 3D finFET，”台积电业务发展gao级副总裁 Kevin Zhang 说。“现在我们正在转向纳米片gate-all-around晶体管。但是晶体管结构将会发展。并不是每一代或每一节点都必须引入新的架构，因为新的晶体管或架构需要很长时间。十多年来，我们一直在投资纳米片技术，以便有足够的信心将其引入 2nm 节点。”
代工厂将尽可能长时间地扩展现有技术，因为每次更改都代价高昂。除了晶圆厂开发的新制造工艺外，还需要微调数百个涉及制造设备的工艺步骤。这里的关键指标是制造每个晶圆所花费的时间，这会影响成本，以及获得足够良率的时间。每个步骤都需要从 EDA 工具（需要在每个代工厂的每个节点和半节点进行ren证）到将各种设备插入（insertion）制造流程的准确时间进行所有更改。复杂芯片可以有多个插入点。这使得实际的时间表很难确定，代工厂可能不会推动下一个技术节点，直到他们用完现有技术的改进。
台积电是目前的工艺ling导者，也是wei一一家处于ling先地位的纯代工厂，他们计划在2nm的时候迁移到GAA FET。台积电研发gao级副总裁 Yuh-jier Mii 在zui近的yi次演讲中表示，3nm 的 finFET 将在相同功率下提供 18% 的速度提升，或在相同性能下降低 34% 的功率。使用纳米片，速度将提高 10% 至 15%，功率降低 25% 至 30%，密度增加 1.1 倍。他还指出，现有的设计规则将与 N2 兼容，这将允许重用 IP。
英特尔将遵循类似的路径，使用其称为 RibbonFET 的GAA FET 版本。英特尔同样表示，它的 finFET 技术还有足够的改进，可以将 finFET 扩展到更多节点。
“我们在当前的生产节点提供先进的 finFET，”英特尔副总裁兼产品和设计生态系统支持总经理 Rahul Goyal 说。“我们也在关注下一代节点，它将在明年左右推出。然后我们的甜蜜点——这是zui先进的节点，我们相信我们可以在其中实现差异化——正在与几个客户一起开发。这让我们进入了 2024 年到 2025 年的时间框架，并更好地了解我们的客户需要什么以及如何实现它。挑战在于确保我们在早期阶段与客户合作，以尽可能加快我们的学习速度，然后让我们的生态系统和合作伙伴能够为我们的客户服务。生态系统非常强大，并且多年来变得非常活跃。
与此同时，三星将在 3nm 引入 GAA 技术，称为多桥沟道（Multi-Bridge Channel) FET。该公司声称，与 5nm finFET 相比，该技术可以降低 45% 的功耗，提高 23% 的性能，并减少 16% 的面积。下一代将减少高达 50% 的功耗并提高 30% 的性能，使用面积减少 35%。三星吹捧的一项关键改进是可调节沟道宽度，这可以降低驱动信号所需的功率。
下一步是什么？
在 GAA FET 之后，下一轮技术可能会包括堆叠式 GAA FET，也称为complementary FETs (CFET)，这个晶体管可实现高达 50% 的缩放。这种变化至少将纳米片扩展了几个节点。可以堆叠多少层可能决定了这项技术的可扩展性。
Lam Research计算产品副总裁 David Fried 说：“我们正在研究横向纳米线、纳米片以及横向纳米线和纳米片的某种程度的堆叠，以用于未来几代技术。” “每个人都喜欢调查先进设备的完整列表，并查看纵向和横向设备和堆栈，但进行任何这些更改所需的投资是如此之大，以至于制造商zui好确定他们将至少获得一些节点在进行该过渡之前退出主要过渡。你尽量不要yi次一个节点地做出这些决定。”
预计 CFET 将开始出现在 14 埃（1.4nm）左右，或者无论实际数字是多少——目前尚未确定。CFET 已经在绘图板上出现了十多年，被认为是纳米片和forksheet FET 的进化步骤。对于 CFET，nFET 和 pFET 线以单线或两线配置堆叠，提供面积和密度优势，同时仍限制栅极处的电流泄漏。这种泄漏就是为什么即使设备关闭，电池也会耗尽或电流继续流动的原因。
在先进工艺制造方面，finFET 将在 3nm（30 埃）节点之后的某个地方丧失动力，仍在这些节点上工作的三个代工厂——台积电、三星和英特尔，以及行业研究机构 imec——正在寻找某种形式的全栅极晶体管作为下一个晶体管结构，以便更严格地控制栅极泄漏.
此后，这种方法可能至少适用于更多节点，并且可能会随着 forksheet FETs的推出而进一步发挥作用，这是 imec 开发的中间步骤。（见图 1）然而，这些公司中的每一个都使用不同的命名约定、时间线和技术组合，因此很难确定哪家公司在任何特定时刻拥有技术ling先地位。
图 1：N 型和 P 型forksheet FET 对（左）和堆叠纳米片 FET（右）。资料来源：imec
“回顾过去，我们从双极器件开始，然后转向平面 CMOS 和 3D finFET，”台积电业务发展gao级副总裁 Kevin Zhang 说。“现在我们正在转向纳米片gate-all-around晶体管。但是晶体管结构将会发展。并不是每一代或每一节点都必须引入新的架构，因为新的晶体管或架构需要很长时间。十多年来，我们一直在投资纳米片技术，以便有足够的信心将其引入 2nm 节点。”
代工厂将尽可能长时间地扩展现有技术，因为每次更改都代价高昂。除了晶圆厂开发的新制造工艺外，还需要微调数百个涉及制造设备的工艺步骤。这里的关键指标是制造每个晶圆所花费的时间，这会影响成本，以及获得足够良率的时间。每个步骤都需要从 EDA 工具（需要在每个代工厂的每个节点和半节点进行ren证）到将各种设备插入（insertion）制造流程的准确时间进行所有更改。复杂芯片可以有多个插入点。这使得实际的时间表很难确定，代工厂可能不会推动下一个技术节点，直到他们用完现有技术的改进。
台积电是目前的工艺ling导者，也是wei一一家处于ling先地位的纯代工厂，他们计划在2nm的时候迁移到GAA FET。台积电研发gao级副总裁 Yuh-jier Mii 在zui近的yi次演讲中表示，3nm 的 finFET 将在相同功率下提供 18% 的速度提升，或在相同性能下降低 34% 的功率。使用纳米片，速度将提高 10% 至 15%，功率降低 25% 至 30%，密度增加 1.1 倍。他还指出，现有的设计规则将与 N2 兼容，这将允许重用 IP。
英特尔将遵循类似的路径，使用其称为 RibbonFET 的GAA FET 版本。英特尔同样表示，它的 finFET 技术还有足够的改进，可以将 finFET 扩展到更多节点。
“我们在当前的生产节点提供先进的 finFET，”英特尔副总裁兼产品和设计生态系统支持总经理 Rahul Goyal 说。“我们也在关注下一代节点，它将在明年左右推出。然后我们的甜蜜点——这是zui先进的节点，我们相信我们可以在其中实现差异化——正在与几个客户一起开发。这让我们进入了 2024 年到 2025 年的时间框架，并更好地了解我们的客户需要什么以及如何实现它。挑战在于确保我们在早期阶段与客户合作，以尽可能加快我们的学习速度，然后让我们的生态系统和合作伙伴能够为我们的客户服务。生态系统非常强大，并且多年来变得非常活跃。
与此同时，三星将在 3nm 引入 GAA 技术，称为多桥沟道（Multi-Bridge Channel) FET。该公司声称，与 5nm finFET 相比，该技术可以降低 45% 的功耗，提高 23% 的性能，并减少 16% 的面积。下一代将减少高达 50% 的功耗并提高 30% 的性能，使用面积减少 35%。三星吹捧的一项关键改进是可调节沟道宽度，这可以降低驱动信号所需的功率。
下一步是什么？
在 GAA FET 之后，下一轮技术可能会包括堆叠式 GAA FET，也称为complementary FETs (CFET)，这个晶体管可实现高达 50% 的缩放。这种变化至少将纳米片扩展了几个节点。可以堆叠多少层可能决定了这项技术的可扩展性。
Lam Research计算产品副总裁 David Fried 说：“我们正在研究横向纳米线、纳米片以及横向纳米线和纳米片的某种程度的堆叠，以用于未来几代技术。” “每个人都喜欢调查先进设备的完整列表，并查看纵向和横向设备和堆栈，但进行任何这些更改所需的投资是如此之大，以至于制造商zui好确定他们将至少获得一些节点在进行该过渡之前退出主要过渡。你尽量不要yi次一个节点地做出这些决定。”
预计 CFET 将开始出现在 14 埃（1.4nm）左右，或者无论实际数字是多少——目前尚未确定。CFET 已经在绘图板上出现了十多年，被认为是纳米片和forksheet FET 的进化步骤。对于 CFET，nFET 和 pFET 线以单线或两线配置堆叠，提供面积和密度优势，同时仍限制栅极处的电流泄漏。这种泄漏就是为什么即使设备关闭，电池也会耗尽或电流继续流动的原因。